半導(dǎo)體行業(yè)的發(fā)展離不開行業(yè)的共識，而行業(yè)的共識往往體現(xiàn)在行業(yè)所公認(rèn)的路線圖里面。在上世紀(jì)末，美國的半導(dǎo)體工業(yè)協(xié)會SIA聯(lián)合歐洲和亞洲的半導(dǎo)體行業(yè)，開始發(fā)布大名鼎鼎的國際半導(dǎo)體技術(shù)路線圖（ITRS）。ITRS主要的貢獻(xiàn)是通過協(xié)調(diào)全球的半導(dǎo)體行業(yè)，發(fā)布了在21世紀(jì)初十多年中的芯片技術(shù)路線圖，包括特征尺寸，功率密度，邏輯門密度等等。到了2015年，隨著傳統(tǒng)基于2D CMOS特征尺寸縮小的摩爾定律的發(fā)展到了尾聲，ITRS也不再更新，因此2015年版本就是ITRS的最后一個版本。在當(dāng)時，作為ITRS的牽頭方之一，SIA發(fā)表聲明將會在未來合適的時候發(fā)布新的半導(dǎo)體路線圖。而在上周，SIA和SRC聯(lián)合發(fā)布了微電子和高級封裝路線圖，作為ITRS的后繼者。

MAPT路線圖主要針對未來十年左右(2023－2035)的時間范圍，首先分析了時間范圍內(nèi)對于芯片行業(yè)的應(yīng)用需求，包括主要驅(qū)動應(yīng)用、能效比需求以及安全需求，并且根據(jù)這些需求，分別分析了半導(dǎo)體各細(xì)分行業(yè)（數(shù)字處理、高級封裝和異構(gòu)繼承、模擬和混合信號半導(dǎo)體、硅光技術(shù)和MEMS、半導(dǎo)體工藝、設(shè)計建模和測試標(biāo)準(zhǔn)、半導(dǎo)體材料以及供應(yīng)鏈）需要所對應(yīng)的技術(shù)進(jìn)步來滿足這些需求。

首先，MAPT路線圖分析了未來十年內(nèi)預(yù)期對于半導(dǎo)體行業(yè)最重要的驅(qū)動應(yīng)用，其中最重要的包括：

• 數(shù)據(jù)中心和高性能計算

• 汽車電子

• 物聯(lián)網(wǎng)和邊緣計算

• 移動通信

• 生物計算

在MAPT路線圖中，分別列出了不同的驅(qū)動應(yīng)用主要的瓶頸、需要的專門技術(shù)以及最關(guān)鍵的指標(biāo)。從分析中，我們可以看到，計算和存儲瓶頸將會成為未來驅(qū)動應(yīng)用中最關(guān)鍵的瓶頸，另外互聯(lián)帶寬也在幾個重要的驅(qū)動應(yīng)用中成為瓶頸；而在核心指標(biāo)方面，最關(guān)鍵的指標(biāo)基本都指向了性能和功耗。因此，從驅(qū)動應(yīng)用的角度，未來十多年間半導(dǎo)體芯片行業(yè)進(jìn)步的方向也就很明確了：通過進(jìn)一步提升計算、內(nèi)存和數(shù)據(jù)互聯(lián)性能以滿足幾大重要驅(qū)動應(yīng)用的需求，同時通過優(yōu)化設(shè)計來實現(xiàn)對于功耗的要求。由于性能和功耗同時都很重要，能效比這一指標(biāo)可望會成為未來十年間半導(dǎo)體芯片領(lǐng)域最關(guān)鍵的指標(biāo)——事實上，在MAPT路線圖中，“能效比”這個詞就被重復(fù)了接近120次，可見其重要程度。

數(shù)字芯片：邏輯密度增速減慢，架構(gòu)創(chuàng)新驅(qū)動技術(shù)進(jìn)步

數(shù)字芯片向來是半導(dǎo)體芯片中最核心的品類，其出貨量大，對于半導(dǎo)體芯片工藝的依賴度高，往往是驅(qū)動整個半導(dǎo)體行業(yè)發(fā)展的核心芯片品類；因此在在MAPT路線圖中，對于數(shù)字芯片相關(guān)的路線圖分析也是最詳實的。

在關(guān)于數(shù)字芯片的路線圖中，我們首先看到了和以往摩爾定律所預(yù)測的截然不同的數(shù)字。MAPT路線圖預(yù)計，未來十年，晶體管密度將從目前的200億每平方厘米增加到800億每平方厘米，即10年增加4倍。在過去，摩爾定律預(yù)測每18個月晶體管密度翻倍，因此10年間晶體管密度應(yīng)該增加64倍以上，這樣來看根據(jù)MAPT的路線圖預(yù)測，未來晶體管密度的增長速度會遠(yuǎn)遠(yuǎn)低于之前摩爾定律的速度——未來十年的晶體管密度上升速度，僅僅相當(dāng)于過去三年的水平。

而如果我們仔細(xì)看最近幾年的半導(dǎo)體工藝演進(jìn)的話，我們可以發(fā)現(xiàn)事實上晶體管性能（即門延遲）的改善甚至更落后于之前摩爾定律所預(yù)測的每18個月提升40% － 目前來看每代工藝演進(jìn)在集成度翻倍的同時，晶體管性能僅僅提升10－20%之間，而在未來這個數(shù)字甚至?xí)?。因此，從MAPT路線圖中，我們可以大概估算出，未來十年中，隨著晶體管集成度翻四倍，晶體管的性能提升大約在20－30%左右。換句話說，數(shù)字芯片性能提升基本不能依靠晶體管性能提升，而是要依靠其他的方法。

在MAPT中，數(shù)字邏輯未來的進(jìn)步主要靠架構(gòu)上的進(jìn)步。MAPT提出主要的進(jìn)步方向包括：

進(jìn)一步提升集成度：由于半導(dǎo)體工藝進(jìn)步在未來十年中對于邏輯密度的提升貢獻(xiàn)有限，為了進(jìn)一步提升集成度，主要需要依靠高級封裝技術(shù)。高級封裝技術(shù)可以用不同的堆疊方式（2.5D以及3D）把不同的芯片粒（chiplet）集成在同一個封裝里并且可以解決先進(jìn)工藝的良率問題，因此可望在未來中高端芯片中得到更廣泛的應(yīng)用。

降低數(shù)據(jù)移動開銷：隨著未來芯片集成度越來愈高（即邏輯越來越復(fù)雜），數(shù)據(jù)互聯(lián)的開銷將會成為芯片性能和能效比的主要瓶頸；例如，根據(jù)之前的研究，在10nm節(jié)點，高復(fù)雜度的SoC中數(shù)據(jù)互聯(lián)的功耗開銷已經(jīng)占到整個芯片功耗的90%左右，而未來隨著復(fù)雜度和集成度進(jìn)一步提升，數(shù)據(jù)互聯(lián)將會越來越成為瓶頸。為了解決這個問題，一方面需要使用高級封裝技術(shù)——例如，通過3D堆疊，互聯(lián)的物理距離會大大降低（因為可以垂直走線），從而降低功耗；另一個重點則是通過新的架構(gòu)，例如近內(nèi)存計算和存內(nèi)計算，來降低開銷；最后，模擬和混合信號電路的創(chuàng)新也能降低數(shù)據(jù)移動的開銷。

使用更多的專用設(shè)計架構(gòu)（domain-specific design）來取代通用設(shè)計——例如使用AI加速器來進(jìn)行人工智能相關(guān)的計算（而不是使用通用架構(gòu)例如CPU和常規(guī)GPU），這樣做可以大大改善能效比。當(dāng)使用專用設(shè)計的架構(gòu)時，軟硬件協(xié)同設(shè)計就將成為一個核心概念，因為在設(shè)計專用架構(gòu)時，需要考慮軟件和應(yīng)用層的實際需求（例如對于AI加速器來說，就是專用數(shù)制和特定算符的支持），從而實現(xiàn)高效率。另外，使用專用架構(gòu)時，可以使用芯片粒技術(shù)，把不同的架構(gòu)使用多個芯片粒實現(xiàn)，并且使用高級封裝技術(shù)集成在一起。

從以上分析可以看出，MAPT對于數(shù)字邏輯電路的進(jìn)一步演進(jìn)是以高級封裝技術(shù)為主線，使用基于高級封裝技術(shù)進(jìn)一步提升集成度、降低數(shù)據(jù)移動開銷并且實現(xiàn)專用架構(gòu)設(shè)計的集成，從而讓芯片性能和能效比在未來十年中繼續(xù)摩爾定律時代的指數(shù)級提升。

高級封裝技術(shù)：技術(shù)快速演進(jìn)成為行業(yè)支柱

正如MAPT在數(shù)字邏輯章節(jié)的分析，高級封裝將成為未來半導(dǎo)體的主旋律。

例如，在未來五年中，一個系統(tǒng)中芯片粒的數(shù)量將從今天的4-10提升到10-30（提升3倍），預(yù)計在十年的時間內(nèi)芯片粒數(shù)量會提升更多；在內(nèi)存角度，芯片粒將會實現(xiàn)新的內(nèi)存架構(gòu)，從而改善內(nèi)存墻問題，到時候希望內(nèi)存的容量、速度和功耗將不再成為整個系統(tǒng)的瓶頸；在互聯(lián)方面，未來10年高級封裝的互聯(lián)線數(shù)量將從今天的1000-2000上升到8000，另外使用新的IO接口技術(shù)（例如PAM8，以及高密度WDM光學(xué)互聯(lián)）來進(jìn)一步提升數(shù)據(jù)帶寬并降低數(shù)據(jù)移動開銷。

這些需求具體對應(yīng)到高級封裝的技術(shù)演進(jìn)，MAPT在高級封裝章節(jié)提出了未來十年的技術(shù)演進(jìn)方向。

我們認(rèn)為，在高級封裝未來十年中，最關(guān)鍵的技術(shù)演進(jìn)包括：

進(jìn)一步提升IO密度：將芯片粒之間的bump（焊球）間距從100微米降低到25微米，從而將IO密度提升16倍。

進(jìn)一步提升IO互聯(lián)線密度：這里的互聯(lián)線密度包括在晶圓正面將今天的2-3層線間距大于1微米的頂層銅互聯(lián)發(fā)展到7層線間距小于1微米的銅互聯(lián)，晶圓背面的RDL層互聯(lián)從一層上升到三層互聯(lián)并且將線間距從10微米降低到2微米；以及在晶圓間的互聯(lián)線間距從5微米降低到1微米，即互聯(lián)線密度提升25倍。

革新集成鍵合技術(shù)：從目前基于焊接（solder）的鍵合集成技術(shù)逐漸改進(jìn)到die-to-wafer以及die-to-die的鍵合。新的集成鍵合技術(shù)將是實現(xiàn)高密度IO的核心技術(shù)。

從高級封裝技術(shù)的演進(jìn)路線圖，我們可以看到摩爾定律的指數(shù)規(guī)律正在高級封裝領(lǐng)域繼續(xù)發(fā)生。在未來十年中，高級封裝的IO密度將預(yù)計會提升16倍，IO互聯(lián)密度提升25倍，這大約是每2.2-2.5年翻倍的規(guī)律，這和之前摩爾定律預(yù)計每1.5年芯片晶體管密度翻倍的規(guī)律相近，只是翻倍時間從1.5年變成了2.5年。

模擬和混合信號：無線通信和功率電子的核心

模擬和混合信號電路在未來十年的半導(dǎo)體路線圖中也扮演了重要角色，因為模擬和混合信號電路仍將是重要應(yīng)用的賦能技術(shù)。

模擬和混合信號電路的第一個核心應(yīng)用是無線通信。預(yù)計在未來10年，無線通信對于數(shù)據(jù)率的需求仍將持續(xù)上升，而為了支持更高的數(shù)據(jù)率，需要在更高的載波頻率使用更高的帶寬，同時需要電路的性能（線性度、噪聲系數(shù)等）持續(xù)演進(jìn)。

具體到無線通信模擬混合信號電路路線圖中，我們可以看到一些核心的指標(biāo)演進(jìn)：

• 載波頻率從今天的低于40GHz演進(jìn)到175GHz，同時帶寬從今天的100MHz上升到5GHz

• 低噪聲放大器系數(shù)保持在4 dB附近，但是工作頻率從最高支持90GHz上升到250 GHz

• 功率放大器的效率保持30%，但是支持的頻率從90GHz上升到250GHz

• 天線陣列的復(fù)雜度大大提升，從目前的64單元提升到1024單元

除了無線通信之外，另一個模擬和混合信號的賦能領(lǐng)域是功率電子。未來十年，功率電子應(yīng)用預(yù)計越來越多：人工智能的進(jìn)一步普及需要更多數(shù)據(jù)中心，而數(shù)據(jù)中心需要高效率供電模塊以確?？傮w能效比；新能源汽車更進(jìn)一步得到使用，需要更高效率的功率芯片；太陽能等新能源變得越來越主流，也需要功率電子的配合。

在路線圖中，我們可以看到GaN和SiC功率電子芯片都會得到長足的發(fā)展。對于SiC來說，預(yù)計未來10-15年，支持的電壓將從今天的3.3kV拓展到15-25kV，從而為新能源應(yīng)用提供支持，同時也進(jìn)一步增加器件載流子移動速率以提升器件的性能（支持更高的開關(guān)頻率）；而GaN也在提供高器件性能和開關(guān)頻率的同時增加對于高電壓的支持，從今天的650V提升到3.3kV，而除此之外另一個重要的演進(jìn)方向是進(jìn)一步提升GaN對于硅基底（GaN on Silicon）的支持，在10年后預(yù)計200mm GaN-on-silicon晶圓將成為標(biāo)準(zhǔn)配置，從而進(jìn)一步降低GaN的成本并且有機會支持更方便的高級封裝集成。