DC-DC 轉(zhuǎn)換器中的軟開關(guān)可減少能量損耗。SiC 晶體管可實(shí)現(xiàn)更高的開關(guān)頻率，因此磁性元件更小，從而減少熱量。

效率和功率密度都是電源轉(zhuǎn)換器設(shè)計(jì)中的重要因素。每個(gè)造成能量損失的因素都會(huì)產(chǎn)生熱量，而這些熱量需要通過昂貴且耗電的冷卻系統(tǒng)來去除。軟開關(guān)和碳化硅 (SiC) 技術(shù)的結(jié)合可以提高開關(guān)頻率，從而可以減小臨時(shí)存儲(chǔ)能量的無源元件的尺寸和數(shù)量，并平滑開關(guān)模式轉(zhuǎn)換器的輸出。SiC 還為產(chǎn)生更少熱量并利用更小散熱器的轉(zhuǎn)換器提供了基礎(chǔ)。

對(duì)于傳統(tǒng)的硅功率晶體管，電源轉(zhuǎn)換器設(shè)計(jì)從簡單的硬開關(guān)架構(gòu)過渡到軟開關(guān)，可以提高效率和頻率。但是，我們可以利用 SiC 技術(shù)走得更遠(yuǎn)。工藝技術(shù)的改變使軟開關(guān)的應(yīng)用更加有效。

硬開關(guān)和軟開關(guān)之間的主要區(qū)別在于，軟開關(guān)可減少或消除功率晶體管開啟和關(guān)閉階段默認(rèn)電壓和電流條件的損耗貢獻(xiàn)。圖 1顯示了這些不同階段對(duì)損耗的貢獻(xiàn)。

圖 1. ZVS 軟開關(guān)波形和半橋在開關(guān)的不同階段的能量損失的主要來源。

設(shè)計(jì)人員已采用零電壓開關(guān) (ZVS) 技術(shù)與硅技術(shù)來消除開啟開關(guān)損耗。電源開關(guān)中其余的主要損耗是傳導(dǎo)損耗和關(guān)斷開關(guān)損耗。隨著開關(guān)頻率的增加，電壓和電流的同時(shí)擺動(dòng)會(huì)導(dǎo)致相當(dāng)大的損耗。從概念上講，軟開關(guān)可以調(diào)整電壓和電流時(shí)序擺動(dòng)以減少或消除損耗。術(shù)語“軟開關(guān)”適用于設(shè)計(jì)人員可以用來限制損耗的多種技術(shù)。

零電壓開關(guān) (ZVS) 是開啟階段使用最廣泛的軟開關(guān)形式，其核心原理很簡單：在電流自由流過晶體管通道之前降低漏極和源極之間的電壓。開啟前，輸出電容充電至與V DS相同的水平。輸出電容是漏極-源極電容與柵極和漏極之間電容的總和。要享受 ZVS 的好處，存儲(chǔ)的電荷必須放電到負(fù)載中，以避免在開啟期間漏極-源極電壓同時(shí)下降和漏極-源極電流上升造成的損耗。理想情況下，電流開始上升時(shí)晶體管通道兩端的電壓已經(jīng)很低(接近于零)。

其他損失來源

盡管 ZVS 的廣泛使用解決了開關(guān)轉(zhuǎn)換器中最重要的損耗源，但還有其他損耗源需要設(shè)計(jì)人員仔細(xì)注意，以便充分利用更高頻率的操作。一些更傳統(tǒng)的設(shè)計(jì)中的應(yīng)用暴露了這些低效率。領(lǐng)先的 AI 應(yīng)用(例如大型語言模型)的需求導(dǎo)致對(duì)接近 IC 封裝熱極限運(yùn)行的加速器的需求增加，數(shù)百瓦的功率被傳送到 PCB 上的每個(gè)設(shè)備。這導(dǎo)致為承載多核微處理器、圖形處理單元和專用 AI 加速器的高密度機(jī)架供電所需的電力急劇增加。

電力需求已達(dá)到這樣的程度：電源轉(zhuǎn)換器需要為機(jī)架式系統(tǒng)提供高達(dá) 8 kW 的電力。在此過程中，它們將從幾百伏特的交流或直流電源中獲取電能，并在高電流水平下將電壓降至 48 V，以分配給各個(gè)處理器組合體。這就要求電源轉(zhuǎn)換器兼具高效率和高密度。轉(zhuǎn)換器還需要承受 600 V 或更高電壓浪涌故障。由于 ZVS 軟開關(guān)將導(dǎo)通開關(guān)損耗降低到接近零，因此功率半導(dǎo)體的主要損耗變?yōu)?ZVS 軟開關(guān)應(yīng)用中的傳導(dǎo)損耗。這將重點(diǎn)放在效率損失的下一個(gè)關(guān)鍵原因上：電流通過時(shí)晶體管通道中的電阻引起的傳導(dǎo)損耗。

低阻力

理想情況下，電源轉(zhuǎn)換器的導(dǎo)通電阻應(yīng)盡可能低。工藝改進(jìn)已幫助硅超結(jié)器件滿足這些需求。然而，設(shè)計(jì)人員現(xiàn)在可以利用寬帶隙技術(shù)(如碳化硅 (SiC))，從總線電壓在 400V 至 800V 范圍內(nèi)的應(yīng)用的較低電阻中獲益。

SiC 在高密度電源轉(zhuǎn)換器中的一大關(guān)鍵優(yōu)勢是，它能夠以非常低的 R dsA(單位面積導(dǎo)通電阻)支持高擊穿電壓，這對(duì)于在數(shù)據(jù)中心部署而言是一個(gè)關(guān)鍵優(yōu)勢，因?yàn)閿?shù)據(jù)中心的配電電壓需要足夠高，以防止通過電源線造成過大的電阻損失。

SiC 器件并非完全相同。為了利用效率和功率密度的改進(jìn)，人們很容易將硅超結(jié) MOSFET 替換為最接近的 SiC 等效器件。基于 SiC 的設(shè)計(jì)提供了其他機(jī)會(huì)，值得將 MOSFET 結(jié)構(gòu)替換為可大幅降低導(dǎo)通電阻的結(jié)構(gòu)。結(jié)型場效應(yīng)晶體管 (JFET) 結(jié)構(gòu)具有關(guān)鍵優(yōu)勢。它具有概念上更簡單的結(jié)構(gòu)，如圖 2右下角所示。因此，它提供了較低的總電阻，這得益于載流子不必從源極通過類似 MOSFET 的通道，然后進(jìn)入連接到漏極的 n 型漂移區(qū)。這使得導(dǎo)通電阻更接近由擊穿電壓控制的理論極限。與 MOSFET 相比，這使得 JFET 能夠提供較高的擊穿電壓安全裕度，同時(shí)提供較低的單位面積導(dǎo)通電阻。

圖 2. 該圖比較了共源共柵電路中使用的 SiC MOSFET 和 SiC JFET 的橫截面。

JFET 在電源電路中不太常用的一個(gè)原因是，它是一種常開器件，需要負(fù)電壓才能完全關(guān)閉。共源共柵結(jié)構(gòu)可實(shí)現(xiàn)更像 MOSFET(常閉)的控制。這使 SiC JFET 與低壓硅 MOSFET 串聯(lián)。通過在共源共柵配置中使用低壓 Si 器件(如圖 2 右上角所示)，設(shè)計(jì)人員可以最大限度地降低總工作電阻。平衡設(shè)計(jì)可使 MOSFET 對(duì)總導(dǎo)通電阻的貢獻(xiàn)不到 10%?？梢詫?MOSFET 和 JFET 集成在一個(gè)封裝中，以幫助集成和設(shè)計(jì) - 這種器件類型是 SiC FET，不同于 SiC MOSFET。

通過使用低壓 Si MOSFET 將控制柵極與 JFET 分離，可以避免其他通常會(huì)降低基于 MOSFET 的設(shè)計(jì)性能的權(quán)衡。柵極控制的解耦使得可以優(yōu)化柵極電壓及其相關(guān)電荷，而不會(huì)犧牲 SiC 的性能。標(biāo)準(zhǔn) SiC MOSFET 通常需要高柵極電壓。這通常需要接近 20 V 才能保證在整個(gè)工作溫度范圍內(nèi)正常運(yùn)行。與 JFET 耦合的共源共柵架構(gòu)可以使用較低的柵極電壓(0 V 至 12 V)。這有助于減少柵極電荷，這是切換過程中產(chǎn)生的另一個(gè)潛在損耗源，尤其是對(duì)于輕負(fù)載下具有高開關(guān)頻率的軟開關(guān)應(yīng)用。

在級(jí)聯(lián)配置中同時(shí)使用 JFET 和硅 MOSFET 可通過降低米勒電容(柵極至漏極電容，C gd)進(jìn)一步提高效率。高電容會(huì)對(duì) MOSFET 的開關(guān)速度產(chǎn)生不利影響。級(jí)聯(lián)配置帶來的改進(jìn)可延續(xù)到密度方面，因?yàn)樗鼈兛墒归_關(guān)頻率高于傳統(tǒng)硅器件的實(shí)際頻率。

盡管 ZVS 避免了開啟損耗，但仍存在死區(qū)時(shí)間，在此期間沒有電力輸送。對(duì)于基于硅的設(shè)計(jì)，這個(gè)死區(qū)時(shí)間可能長達(dá) 300 納秒，它限制了最大可用開關(guān)頻率，因?yàn)樗鼫p少了每個(gè)周期可用于導(dǎo)通狀態(tài)的比例。在 500 kHz(2 μs 周期)的開關(guān)頻率下，開啟和關(guān)閉邊緣的 300 納秒死區(qū)時(shí)間占導(dǎo)通周期的 30%。與硅超結(jié) MOSFET 相比，SiC JFET 的輸出電容降低了 10 倍，從而大大縮短了所需的死區(qū)時(shí)間并提高了頻率。

重要的是不要忽視關(guān)斷階段的損耗降低機(jī)會(huì)，這在改用 SiC 技術(shù)時(shí)可能更具優(yōu)勢。如果晶體管關(guān)斷時(shí)不使用附加電路，電流和漏源電壓將同時(shí)變化。這將導(dǎo)致類似于開通階段硬開關(guān)的損耗。然而，快速關(guān)斷不僅會(huì)降低關(guān)斷開關(guān)損耗，還會(huì)在器件漏源端子上引入高關(guān)斷電壓尖峰和振鈴。

有兩種常用方法來控制關(guān)斷漏極-源極電壓尖峰和振鈴。一種方法是使用高柵極電阻 ( R g ) 來減慢器件開關(guān)速度。另一種方法是使用低柵極電阻和漏極-源極 RC 緩沖器來抑制V DS尖峰和振鈴。一個(gè)常見的誤解是使用緩沖器效率非常低。對(duì)于通常采用 ZVS 開關(guān)技術(shù)的 LLC 諧振或相移全橋等拓?fù)?，使用緩沖器比使用高柵極電阻更有效。

在 ZVS 軟開關(guān)應(yīng)用中，添加的漏極至源極緩沖電容器不會(huì)產(chǎn)生任何導(dǎo)通損耗。漏極和源極之間的額外緩沖電容與低柵極電阻相結(jié)合，在關(guān)斷 d V /d t轉(zhuǎn)換期間在互補(bǔ)續(xù)流器件中提供更高的位移電流。這可以進(jìn)一步減少關(guān)斷電流和電壓之間的重疊，與僅使用高柵極電阻相比，可大大降低關(guān)斷開關(guān)損耗。通過這種方法，我們可以控制V DS振鈴，而不會(huì)犧牲器件開關(guān)速度，而如果要使用高柵極電阻策略，則需要犧牲器件開關(guān)速度。圖 3顯示了如何使用緩沖器來減少振鈴。

圖 3. E1B 封裝 SiC 模塊的 VDS 800 V IDS 100 A 關(guān)斷波形顯示了使用緩沖電容器和不使用緩沖電容器之間的差異。

圖 4中，使用 800 V 總線電壓和 100 A 負(fù)載電流進(jìn)行的雙脈沖測試表明，添加緩沖器可使 SiC MOSFET 模塊的損耗減少 52%。將基于 JFET 的器件與緩沖器結(jié)合使用，可將關(guān)斷開關(guān)損耗額外減少 74%。這使得開關(guān)速率可以提高三倍，并推動(dòng)外部無源元件尺寸的減小。引用 50 kW 相移全橋 (PSFB) 的模擬，關(guān)斷開關(guān)損耗減少 74% 可使結(jié)溫降低 10%。最終，更好的熱性能可使散熱器和冷卻結(jié)構(gòu)更小;兩者結(jié)合起來，可減少轉(zhuǎn)換器體積。

圖 4. E1B 封裝 SiC 模塊在 VDS 800 V、IDS 100 A 條件下的關(guān)斷開關(guān)損耗雙脈沖測試結(jié)果。圖表顯示了降低 Rg 和使用緩沖器來降低模塊能耗的效果。

盡管軟開關(guān)有許多復(fù)雜之處，但 SiC 技術(shù)提供了優(yōu)化其使用的機(jī)會(huì)。需要高效率和高密度的設(shè)計(jì)可以通過突破傳統(tǒng) MOSFET 結(jié)構(gòu)的限制來實(shí)現(xiàn)其目標(biāo)。