在時(shí)鐘頻率越來(lái)越高的情況下，數(shù)字電路和接口的行為與模擬電路非常相似。 因此，為了確保新的和重新設(shè)計(jì)的解決方案中的接口質(zhì)量，必須引入新的測(cè)量方法和測(cè)量設(shè)備。

當(dāng)今車輛中的信息娛樂(lè)系統(tǒng)所需的功能只能通過(guò)新型高速顯卡和超快內(nèi)存來(lái)實(shí)現(xiàn)。 我們所有的數(shù)字社交信息都是由大型服務(wù)器記錄和處理的，這些服務(wù)器需要快速?gòu)母吖β蚀鎯?chǔ)中檢索數(shù)據(jù)并將其傳輸?shù)礁鞣N較低級(jí)別的系統(tǒng)進(jìn)行處理。

連續(xù)拍攝大量圖像并以高分辨率格式保存，并在各種情況下發(fā)送到AI服務(wù)器； 先進(jìn)的算法可以快速處理數(shù)據(jù)并輸出高質(zhì)量的結(jié)果。

典型的人工智能服務(wù)器就像任何其他先進(jìn)的計(jì)算機(jī)系統(tǒng)一樣：它由主板和其他先進(jìn)組件組成，例如顯卡、硬盤驅(qū)動(dòng)器和大量連接的交換機(jī)。 所有這些設(shè)備的連接標(biāo)準(zhǔn)均基于 PCI Express (PCIe)。 自 2003 年推出第一代以來(lái)，PCI-SIG 標(biāo)準(zhǔn)一直致力于實(shí)現(xiàn)每一代 PCIe 數(shù)據(jù)速率加倍的目標(biāo)。

數(shù)字電路挑戰(zhàn)

然而，處理更高的數(shù)據(jù)傳輸速率意味著電子系統(tǒng)的開(kāi)發(fā)也需要一步步繼續(xù)，這也需要大量的技巧和耐心。 由主板和附加卡組成的復(fù)雜且互連的系統(tǒng)需要仔細(xì)分解為更小的電路，每個(gè)子電路都作為下一階段改進(jìn)的目標(biāo)，即使在整個(gè)電路設(shè)計(jì)完成之后也是如此。

隨著帶寬需求的增加，PCIe Gen4 已在各個(gè)市場(chǎng)取代了上一代技術(shù)。 為此，開(kāi)發(fā)人員不斷更新當(dāng)前的電路設(shè)計(jì)，并交換有關(guān)布線和布線的建議和指南，以最大程度地減少串?dāng)_或解決因過(guò)孔放置不當(dāng)引起的 EMI 問(wèn)題。

這些開(kāi)發(fā)人員通常是先驅(qū)者，他們?nèi)匀幻媾R著確定潛在信號(hào)衰減可能發(fā)生在何處、為何發(fā)生以及存在多少冗余的問(wèn)題。 簡(jiǎn)單地將插頭更換為更實(shí)惠的插頭，由于機(jī)械或供應(yīng)鏈問(wèn)題、固件或硬件升級(jí)或制造過(guò)程中的任何變化而在最后一刻調(diào)整引腳分配可能是一場(chǎng)噩夢(mèng)，因?yàn)榻鉀Q這些問(wèn)題需要額外的努力 以及重新設(shè)計(jì)電路板的時(shí)間。

TMT4 PCIe性能綜合測(cè)試儀

TMT4  PCIe性能綜合測(cè)試儀

對(duì)主板應(yīng)用 BIOS 更新可以實(shí)現(xiàn)與 NVMx SSD 驅(qū)動(dòng)器的全速通信，但也可能會(huì)導(dǎo)致電氣物理變化。 在固件升級(jí)期間，連接到主板并與CPU通信的開(kāi)關(guān)和定時(shí)器的配置可能會(huì)改變，并且在改變之后執(zhí)行“通道容限測(cè)試”可能會(huì)給出不同的測(cè)試結(jié)果。 抖動(dòng)限制的改進(jìn)可以隨時(shí)發(fā)生，在確定對(duì) PHY 物理層的實(shí)際影響之前，綜合仿真工具中的準(zhǔn)確建模是虛擬驗(yàn)證的關(guān)鍵。 然而，模擬并不總是代表真實(shí)情況，因此仍然必須執(zhí)行物理級(jí)測(cè)試。

低功耗 Gen3 和 Gen4 配置經(jīng)常被重新配置，以實(shí)現(xiàn)潛在的節(jié)能配置。 即使在微調(diào)電源電路時(shí)，您也應(yīng)該確保重新供電步驟足夠快，以滿足連接建立時(shí)間要求，因?yàn)閮H增加幾毫秒就可能導(dǎo)致需要重新驗(yàn)證的新條件。

然而，在這些場(chǎng)景下，重新對(duì)線路設(shè)計(jì)進(jìn)行驗(yàn)證可能并不經(jīng)濟(jì)高效：事實(shí)上，對(duì)在物聯(lián)網(wǎng)/消費(fèi)者應(yīng)用中銷售且依舊使用 PCIe Gen3 連接的非關(guān)鍵性低成本產(chǎn)品進(jìn)行微小的設(shè)計(jì)變更后重新花費(fèi)時(shí)間進(jìn)行實(shí)驗(yàn)室驗(yàn)證可能并不合理。

　　半導(dǎo)體企業(yè)需要遵循復(fù)雜的決策路徑，以便針對(duì)某設(shè)計(jì)變更根據(jù)經(jīng)驗(yàn)作出是否進(jìn)行新的驗(yàn)證的判斷。判斷的標(biāo)準(zhǔn)源于風(fēng)險(xiǎn)和成本分析。

　　在此情況下使用到的測(cè)試儀器通常為誤碼率測(cè)試儀 （BERT） 和示波器。這些儀器也在不斷發(fā)展，以滿足每一代 PCIe 標(biāo)準(zhǔn)的要求，但根據(jù)用戶的經(jīng)驗(yàn)，這些儀器的操作普遍比較有挑戰(zhàn)性。

　　驗(yàn)證成本不僅僅與硬件的購(gòu)置成本有關(guān)，而且與執(zhí)行此工作而配備的專家資源的時(shí)間成本有關(guān)。一名軟件操作助手可以通過(guò)測(cè)試來(lái)保證進(jìn)行每項(xiàng)檢測(cè)時(shí)被測(cè)設(shè)備都進(jìn)行了正確的電氣連接，但是使用 BERT 和帶探頭的示波器的整體過(guò)程還是需要一名專家全程進(jìn)行監(jiān)控。

以鏈路初始化的驗(yàn)證為例

　　以鏈路初始化為例，它是一個(gè)物理層的控制過(guò)程，其對(duì)于設(shè)備物理層的初始化和將一些設(shè)置應(yīng)用至鏈路是不可或缺的。在正常操作中，這個(gè)過(guò)程是自動(dòng)的，但如果您對(duì)深度的設(shè)計(jì)驗(yàn)證感興趣，則需要對(duì)特定數(shù)據(jù)進(jìn)行編碼的軟件來(lái)允許用戶診斷和監(jiān)控在狀態(tài)轉(zhuǎn)換期間信號(hào)發(fā)生的潛在問(wèn)題。BERT 通常用于精確控制的鏈路訓(xùn)練和均衡，涵蓋三個(gè)關(guān)鍵測(cè)試領(lǐng)域：合規(guī)性、容限測(cè)試和故障檢測(cè)。此外還需要實(shí)時(shí)示波器，需要高度開(kāi)發(fā)的應(yīng)用軟件在接收端自動(dòng)完成復(fù)雜的測(cè)試過(guò)程，并與 BERT 實(shí)時(shí)通訊，交換配置參數(shù)數(shù)據(jù)。

　　容限測(cè)試還需要在 PCIe 插槽的每個(gè)通道上依次重復(fù)一系列固定的步驟，包括設(shè)置觸發(fā)電壓時(shí)間。這種涉及多種不同高度開(kāi)發(fā)設(shè)備的冗長(zhǎng)且復(fù)雜的工序可能引入人為失誤，進(jìn)而影響到整個(gè)檢測(cè)程序的效率。

　　Tektronix 并非尋求 BERT/示波器系統(tǒng)的替代品或是已經(jīng)廣泛使用的 On Chip Lane Margining Tool，而是采取了不同的解決方案。

TMT4 PCIE性能綜合測(cè)試儀為用戶實(shí)時(shí)顯示眼圖。

TMT4 PCIE 綜合性能測(cè)試儀開(kāi)創(chuàng)了業(yè)界評(píng)估 PCIe Gen 3 和 PCIe Gen 4 鏈路運(yùn)行狀況的獨(dú)特能力。

TMT4 PCIE 性能測(cè)試儀可連接到最流行的 PCI 外形尺寸，例如 CEM、M.2、U.2 和 U.3，并且能夠連接到當(dāng)今可用的大多數(shù) PCIe 設(shè)備。 除了顯示眼圖之外，TMT4綜合測(cè)試儀還提供有關(guān)其接收器所使用的補(bǔ)償?shù)男畔ⅲ宰畲蠡蹐D的高度和寬度。

該系統(tǒng)為發(fā)射機(jī)測(cè)試提供了兩個(gè)重要的數(shù)據(jù)： 每個(gè)通道/預(yù)設(shè)組合的眼圖，可以在容差測(cè)試儀接收器上進(jìn)行測(cè)量。 容差測(cè)試儀的接收器訓(xùn)練值，用于完全打開(kāi)眼圖。

在接收端，可以對(duì)測(cè)試件的接收器路徑進(jìn)行功能評(píng)估。 具體來(lái)說(shuō)，它旨在確定從容差測(cè)試儀發(fā)出的信號(hào)在返回超出預(yù)期操作范圍的錯(cuò)誤之前會(huì)衰減多少。

在這種使用場(chǎng)景中，新的TMT4 PCIE性能綜合測(cè)試儀作為一個(gè)額外的設(shè)備，專注于傳輸和接收通道容差，允許用戶在短短幾分鐘內(nèi)評(píng)估PCIe Gen 3和PCIe Gen 4設(shè)備的運(yùn)行情況。 情況成為可能。